基于CPLD/FPGA的HDLC協(xié)議控制器的實(shí)現(xiàn) ——接收部分

2.45萬字 57頁 原創(chuàng)作品，已通過查重系統(tǒng)


摘 要

高級(jí)數(shù)據(jù)鏈路控制是位于數(shù)據(jù)鏈路層的協(xié)議之一，廣泛應(yīng)用于數(shù)據(jù)通信領(lǐng)域，是保證數(shù)據(jù)信息可靠互通的重要技術(shù)。其工作方式范圍廣泛，是面向比特的數(shù)據(jù)鏈路控制協(xié)議的典型代表。
相比于ASIC的大規(guī)模、高集成度、高可靠性等優(yōu)點(diǎn)，F(xiàn)PGA器件克服了普通ASIC設(shè)計(jì)周期長、投資大、靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計(jì)的理想首選。FPGA器件是一種大規(guī)?？删幊踢壿嬈骷哂袠?biāo)準(zhǔn)化的結(jié)構(gòu)，而且以其低功耗、高速處理、高集成度、可無限次反復(fù)編程的特點(diǎn)受到用戶的推崇，此外，F(xiàn)PGA是原型設(shè)計(jì)最理想的平臺(tái)，既可以縮短設(shè)計(jì)周期，又節(jié)省成本，實(shí)時(shí)性能可以預(yù)測和仿真，故本次設(shè)計(jì)選用FPGA器件實(shí)現(xiàn)HDLC協(xié)議控制器接收端功能。
本文主要是把通過廣域網(wǎng)傳輸后接收到的HDLC數(shù)據(jù)幀還原成原來的數(shù)據(jù)包。通過將接收部分去除數(shù)據(jù)前后的標(biāo)志“7e”、連續(xù)5個(gè)“1”后刪1個(gè)“0”、CRC校驗(yàn)三個(gè)模塊進(jìn)行合理布局，建立一個(gè)接收部分的頂層文件，并將每一個(gè)功能模塊建立平行的底層文件。底層文件建好后可以直接生成一個(gè)函數(shù)或框圖，可以供頂層文件設(shè)計(jì)時(shí)直接調(diào)用，并在接收部分加接收的控制模塊，使得系統(tǒng)準(zhǔn)確高效的工作。


關(guān)鍵詞：HDLC；數(shù)據(jù)鏈路層；FPGA；CRC