四位二進制加法器和乘法器--信息電子通迅論文
1.2萬字 17頁
包括任務書



摘 要 本文所設計的加法器是簡單四位二進制加法器。計算機中的減法、乘法和除法最終都要轉換成加法來運算。本實驗沒有用VHDL語言中的加法運算符。而是用基本門電路來實現(xiàn)的。通過對VHDL中算術運算符的運用，設計四位二進制乘法器。掌握乘法和除法的運算規(guī)則。

關鍵詞 VHDL；門電路；加法器；乘法器


目 錄

1 引 言…………………………………………………………………1
1.1 設計的目的……………………………………………………………1
1.2 設計的基本內(nèi)容……………………………………………………1
2 EDA、VHDL簡介……………………………………………………………2
2.1 EDA簡介………………………………………………………………2
2.2 硬件描述語言——VHDL…………………………………………………………………………2
2.2.1 VHDL簡介……………………………………………………2
2.2.2 VHDL語言特點…………………………………………3
3 設計規(guī)劃過程……………………………………………………………5
3.1加法器和乘法器的原理………………………………………5
3.1.1四位二進制加法器組成原理…………………………………5
3.1.2 四位二進制乘法器組成原理 ………………………………… 5
3.2加法器和乘法器的設計……………………………………………6
3.2.1 加法器的設計…………………………………………………6
3.2.2 乘法器的設計…………………………………………………7
結束語………………………………………………………………11
致謝…………………………………………………12
參考文獻……………………………………………………13
附件…………………………………………………………………14